登录 注册
当前位置:主页 > 资源下载 > 10 > 利用VHDL语言设计数字时钟

利用VHDL语言设计数字时钟

  • 更新：2024-07-13 16:47:08
  • 大小：2KB
  • 推荐：★★★★★
  • 来源：网友上传分享
  • 类别：专业指导 - 课程资源
  • 格式：RAR
文件下载

资源介绍

分为四个模块分别是分频器、计数置数器、扫描显示电路、转换电路 在max+plusII中进行编译即可
相关推荐

热门标签

资源声明

本站所有软件、应用、教程内容均由小编以及网友收集资料和整理而来，其著作权归原作者所有，仅供学习和研究使用，如有侵犯你版权的，请发邮箱jdjdokok@163.com指出，本站将立即改正。

酷码网　 粤ICP备2024314634号