Xilinx FPGA 和 Zynq SoC 上的 HDL 代码调试与测试得到 Xilinx FPGA 开发板的 HDL 验证程序支持包的支持

用于Xilinx:registered:FPGA板的HDL Verifier:trade_mark:支持包包含用于HDL Verifier以及受支持的Xilinx FPGA和Zynq:registered:SoC板的FPGA环（FIL）仿真的板定义文件。 通过 FIL 仿真，使用 MATLAB:registered: 或 Simulink:registered: 在真实硬件中测试任何现有 HDL 代码的设计。 当设计在 Xilinx FPGA 或 Zynq SoC 上运行时，FPGA 数据捕获功能让您可以在 MATLAB 中观察来自设计的信号。 然后在 MATLAB 或 Simulink 中使用这些信号进行分析和验证，或使用 DSP System Toolbox 中的 Logic Analyzer 查看它们。 支持包中包含的 MATLAB as AXI Master IP 使您能够直接从 MATLAB 读取或写入板载存储器位置。