使用Verilog实现具有12/24小时计时和报时等功能的时钟系统

设计一个能显示 12/24 小时计时与报时等功能的时钟。 基本设计要求： （1）设计一个 12/24 小时制数时钟； （2）利用板上数码管显示时、分、秒； （3）利用板上按键实现时钟调整； （4）按下时调整键，“时”迅速增加，并按 24/12 小时制（0-23 或 0-11）规律循环； （5）按下分调整键，“分”迅速增加，并按 60 分制（0-59）规律循环；（6）按下秒清零键，“秒”清零； （7）能利用音频接口作整点报时，从 59 分 55 秒开始报时，每隔一秒报时一次；00/00 秒时，进行整点报 时。整点报时声频率应与其他报时声频率有明显区别； （8）具有按 12 小时模式显示与 24 小时模式显示切换的功能