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Verilog语言实现的八位二进制加法器

  • 更新：2024-07-14 10:35:20
  • 大小：89KB
  • 推荐：★★★★★
  • 来源：网友上传分享
  • 类别：教育 - 行业
  • 格式：7Z
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资源介绍

初学者，文件过程：先设计一位的加法计数，再一个个进位达成八位二进制加法，若要改成十进制的只需要修改加法部分语言将二进制改成十进制即可
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