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60计时的FPGA

  • 更新:2024-12-06 09:33:02
  • 大小:139KB
  • 推荐:★★★★★
  • 来源:网友上传分享
  • 类别:硬件开发 - 开发技术
  • 格式:RAR

资源介绍

60进制计数 可以做秒和分钟的计时 entity jishu60 is port(s:in std_logic;--置位信号(低电平有效) clk:in std_logic;--时钟信号 data:in std_logic_vector(5 downto 0);--预置数 num:buffer std_logic_vector(5 downto 0);--计数结果 co: out std_logic);--进位信号