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VerilogSystemVerilog语法和全完成功能已集成在verilog_systemverilog.vim中
资源介绍
用于Verilog和SystemVerilog的Vim语法插件
关于
基于最初在以下位置找到的脚本：
重要通知
3.0版审查了此插件中使用的配置变量。 因此，请考虑以下变量已被弃用并且不再受支持：
b:verilog_indent_modules
b:verilog_indent_preproc
g:verilog_dont_deindent_eos
以下变量已重命名：
g:verilog_disable_indent > g:verilog_disable_indent_lst
g:verilog_syntax_fold > g:verilog_syntax_fold_lst
现在，大多数配置变量还支持缓冲区局部变量，从而通过使用autocmd允许默认配置例外。
特征
除了一些错误更正之外，以下功能已添加到这组脚本中：
全方位完成。
可配置的语法折叠。
Matchit
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