SystemVerilog UVM环境示例：uvm_example

uvm_example SystemVerilog UVM环境示例 描述 具有UVM验证环境的超简单DUT，以演示如何构建可扩展的UVM环境和目录树。 DUT具有一个主机接口，该接口使用一个简单的协议（我称为“主机”）来调用。 验证环境具有单个代理来驱动和监视主机接口。 内置UVM 1.1d 有关术语的一些注意事项： 代理与UVC 代理驱动DUT特定的协议。 UVC驱动（和监视）公司（或行业）广泛的协议。 UVC通常位于独立于DUT项目存储库的存储库中。 测试与序列 测试实例并配置环境。 测试序列将已排序的一组事务驱动到DUT。 测试不能在虚拟序列可重用的更高级别（芯片，SoC等）环境中重用。 此示例的test_base通过加号“ UVM_VSEQ_TESTNAME”实例化了测试序列。 目录结构 .dvt-AMIQ DVT工具的配置文件 src-rtl源-DUT 验证-