资源介绍
设计一个占空比为6：4的10分频器，其中clk_in为时钟输入端，clk_out为分频信号输出端,rst_n为低电平有效的同步复位端。
五、实验步骤
1.利用Quartus II建立一个新的工程，工程路径为d:\EDA_Practice\fdiv10，工程名为fdiv10.qpf，工程的顶层实体名为fdiv10。
2.创建fdiv10.v源程序，代码如下：
3. 分析与综合fdiv10.v源程序。
（1）在Quartus II菜单中选择Processing→Start→ Start Analysis & Elaboration，进行程序代码的语法检查，如果程序有错，检查修改后再重新进行语法检查。
（2）在Quartus II菜单中选择Processing→Start→ Start Analysis & Synthesis菜单项，进行综合。
（3）在Quartus II菜单中选择择Tools→Netlist Viewers→RTL Viewer菜单项，查看综合后生成的RTL级电路视图。
4.创建测试模块fdiv10_tb.v源程序。
5. 在Quartus II菜单中选择Processing→Start→ Start Analysis & Elaboration，对包含测试模块在内的所有模块进行程序代码的语法检查，如果有错，检查修改后再重新进行语法检查。
6. 设置仿真模块与仿真参数。
7.运行ModelSim进行功能仿真