加密IP核在VHDL和Verilog中的实现：Cryptocores

加密核心 用VHDL / Verilog编写的密码学IP核和测试 此存储库中的组件不用作生产代码。 它们用作概念证明，例如，如何仅使用（局部）变量而不是（全局）信号来实现管道。 此外，他们还被用于如何进行VHDL到Verilog的转换以达到学习目的。 验证 ， ， 和的测试平台是GHDL VHPIdirect多么有用的示例。 他们使用openSSL作为参考模型来检查VHDL实现的正确性。 暗示： 某些算法的测试使用OSVVM库，该库作为子模块重新分发。 要获取和初始化子模块，请在克隆此存储库时使用--recursive选项。 如果您已经淘汰了主存储库，请使用git submodule update --recursive来更新子模块。