首页
资源下载
云计算
人工智能
信息化管理
前端
区块链
后端
大数据
存储
安全技术
开发技术
操作系统
数据库
服务器应用
游戏开发
物联网
硬件开发
移动开发
网络技术
考试认证
行业
行业研究
课程资源
跨平台
音视频
登录
注册
当前位置:
主页
>
资源下载
>
47
> 使用74ls161制作的24进制计数器
使用74ls161制作的24进制计数器
更新:
2024-07-13 15:32:38
大小:
94KB
推荐:
★★★★★
来源:
网友上传分享
类别:
其它 - 考试认证
格式:
MS10
反馈 / 投诉
文件下载
资源介绍
用74ls161做的24进制计数器,可以看看,免费的,用七段数码管做的
上一篇:
异步十六进制加法计数器(上升沿触发)(D)(设计方案1、2).zip
下一篇:
数字时钟电路。仿真图。可以用multisim
相关推荐
12-02
使用MAX+PLUS II的图形编辑器设计一个具有3位的十进制加法计数器,并采用VHDL语言来设计D触发器
12-02
制作十进制的步进加减计数器
12-02
使用十进制计数器、译码器和显示器构建一个能实现十进制计数显示功能的电路,即实训七的内容
12-02
数电实习中使用的Quartus II软件程序代码以24进制为基
12-02
EWB电子时钟具有60进制的分钟(秒)计数器和24进制的小时计数器
12-02
使用74LS160构建n进制计数器的实验
12-02
设计一个24进制计数器,采用Verilog自顶向下的方法,并应用于FPGA
12-02
使用Proteus 8.6,通过两片74LS161和门电路构建一个六十进制计数器设计
12-02
基于VHDL语言编写了60进制和24进制的计数器
12-02
基于VHDL语言的24进制计数器